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Synopsys Synplify(FPGA设计软件) v2019.03 免费版

  • 大小:1.03 MB
  • 语言:简体中文
  • 授权:免费软件
  • 类别:辅助设计
  • 下载:
  • 更新:2021-09-24
  • 支持系统:win All
  • 安全检测: 360安全卫士 360杀毒 电脑管家
  • 星级评价 :
  • 软件介绍
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  • 网友评论

    Synopsys Synplify是款很专业的FPGA设计辅助软件,用户可以在线进行轻松且高效的开发设计,解锁更多适合自己使用的优质工具,同时还有很多便捷的处理功能都能使用,欢迎下载。

Synopsys Synplify

功能介绍

增量的、基于块的和自下而上的流程,从一次运行到下一次运行保持一致的结果

自动编译点增量流可将运行时间提高 4 倍,同时保持 QoR

支持多达 4 个处理器的加速运行时间

脚本和 Tcl/Find 支持流程自动化和可定制的综合、调试和报告

使用来自 Achronix、Altera、Lattice、Microsemi、Xilinx 的 FPGA 的最佳面积和时序结果

分层团队设计流程允许并行和/或地理分布的设计开发

全面的语言支持,包括 Verilog、VHDL、SystemVerilog、VHDL-2008 和混合语言设计

FSM Compiler 和 FSM Explorer,用于从 RTL 中自动提取和优化有限状态机

图形状态机查看器可自动创建气泡图以调试和记录 FSM

自动存储器和 DSP 推理提供具有最佳面积、功率和时序质量结果的设计的自动实施

用于分析的增量静态时序允许更新时序异常约束,立即查看结果,无需重新综合

HDL Analyst 交互式图形分析和调试工具,用于设计诊断、问题隔离以及功能和性能分析

软件特色

1、快速的运行时间和增量功能,可在最快的时间内实现结果

2、最好的质量结果(结果质量)的性能调度的行业

3、逻辑到最小化的降低的成本和功率

4、提供多个目标的FPGA从一个单一RTL源

5、HDL分析仪原理观众对于快速调试和调整限制

6、通过比较FSM性能和来自ECC存储器的推断来减少SEU(包括重复TMR)的自动化